英特尔豪赌下一代晶体管

十大品牌 2025年12月18日 19:01 1 admin

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基于二维材料的二维晶体管已在学术界和研究实验室中展示了十余年，但由于这些演示依赖于小尺寸晶圆、定制研究工具和脆弱的工艺步骤，因此均无法与大规模半导体制造兼容。然而，本周，英特尔晶圆代工和imec联合展示了适用于300毫米晶圆的关键工艺模块集成，用于制造二维场效应晶体管（2DFET），这表明二维材料和2DFET正朝着现实应用迈进。

现代领先的逻辑工艺技术——例如英特尔的18A、三星的SF3E和台积电的N2——都依赖于环栅（GAA）器件，而所有领先的芯片制造商也在开发互补型场效应晶体管（CFET），通过垂直堆叠晶体管来进一步提升密度，使其超越GAA的极限。CFET被认为是环栅晶体管的下一个发展阶段，预计将在未来十年内问世。然而，英特尔和其他芯片制造商认为，持续的微缩最终会将硅沟道推向物理极限，届时由于尺寸过小，静电控制和载流子迁移率都会下降。为了解决这个问题，业界正在越来越多地评估二维材料，这种材料可以形成仅有几个原子厚的沟道，同时保持强大的电流控制能力。

英特尔和Imec在IDM会议上发表了一篇论文，详细介绍了他们在过渡金属二硫化物（TMD）领域的研究成果。在展示的结构中，WS₂和MoS₂被用作n型晶体管，而WSe₂则用作p型沟道材料。尽管这些化合物已被研究多年，但主要挑战在于如何将它们集成到300毫米晶圆制造流程中，同时避免损坏脆弱的沟道，或依赖于在大规模生产环境中无法可靠执行的工艺步骤。

英特尔和imec联合推出的核心创新是一种与晶圆厂兼容的触点和栅堆叠集成方案。英特尔生长出高质量的二维层，并在其上覆盖一层由AlOx、HfO₂和SiO₂组成的多层堆叠结构。然后，通过精确控制的选择性氧化物蚀刻（该工艺在概念上与传统互连制造工艺类似），形成镶嵌式顶部触点。这一步骤保护了底层二维沟道的完整性，而这些沟道对污染和物理损伤高度敏感。

这种镶嵌式顶部接触方法解决了二维场效应晶体管（2DFET）开发中最棘手的挑战之一：利用与生产工具兼容的工艺形成低电阻、可扩展的接触。除了接触之外，英特尔和imec还展示了可制造的栅堆叠模块，这长期以来一直是阻碍二维器件实现产业化的主要障碍。

英特尔和imec的这项合作意义不在于能否立即实现产品化，因为基于二维材料的二维晶体管属于长远发展，或许要到2030年代后半期甚至2040年代才能实现。这项工作的价值更多在于降低基于二维材料的芯片开发和最终生产的风险。通过在生产级环境中验证触点和栅极模块，英特尔晶圆代工中心使客户和内部设计团队能够使用实际且可扩展的工艺假设来评估二维通道，而不是在理想化的实验室环境中进行测试。这种方法旨在加速器件基准测试、紧凑建模和早期设计探索。

目前，英特尔的策略是将二维材料视为一种未来选择，以便在硅达到其最终极限之前对其进行评估。通过与imec等合作伙伴共同开发工艺，并尽早让这些材料经历类似晶圆厂的严格限制，英特尔希望尽早解决与其制造相关的挑战，从而避免在最终需要新材料时出现后期意外情况。

对于英特尔晶圆代工而言，此次公告传递了两个重要信息。首先，英特尔晶圆代工持续开展长期技术研发，这些技术在未来数年甚至数十年内都将是半导体行业所需的关键技术，这意味着它将在2030年代或2040年代为半导体行业提供解决方案，因此是值得信赖的制造合作伙伴。其次，英特尔表明，即使在研发阶段，新的晶体管概念也必须考虑到可制造性。

参考链接

https://www.tomshardware.com/tech-industry/semiconductors/intel-shows-300-mm-fab-compatible-integration-of-2d-transistor-contacts-and-gate-stacks

（来源：编译自tomshardware）

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